SDRAM

SDRAM (forkortelser på engelsk av synchronous dynamic random-access memory , 'synchronous and dynamic random access memory') er en familie av dynamiske random access-minner ( DRAM ) som har et synkront grensesnitt, brukt siden tidlig på 1970-tallet . [ 1 ]

Oversikt

Tradisjonelt hadde dynamisk tilfeldig tilgangsminne DRAM et asynkront grensesnitt, noe som betydde at endringen i minnetilstanden finner sted i en viss tid (merket med egenskapene til minnet) siden inngangene endres. På den annen side, i SDRAM skjer tilstandsendringen på et tidspunkt signalisert av et klokkesignal og er derfor synkronisert med datamaskinens systembuss.

Klokken gjør det også mulig å kontrollere en intern finite state-maskin som kontrollerer " pipeline "-funksjonen til inngangsinstruksjoner. Dette gjør at brikken har et mer komplekst operasjonsmønster enn asynkron DRAM, som ikke har et tidsgrensesnitt.

"Rørledning"-metoden betyr at brikken kan godta en ny instruksjon før den er ferdig med å behandle den forrige. På en dataskriving kan "skriv"-kommandoen umiddelbart etterfølges av en annen instruksjon, uten å vente på at dataene skal skrives til minnearrayen. I en lesing vises de forespurte dataene etter et fast antall klokketikk etter leseinstruksjonen, hvor ytterligere instruksjoner kan sendes. (Denne forsinkelsen kalles latency og er en viktig parameter å vurdere når du kjøper SDRAM-minne til en datamaskin.)

Bruk

SDRAM-minne er mye brukt i datamaskiner, fra den originale SDR SDRAM og senere DDR , DDR2 , DDR3 og DDR4 . SDRAM-minner er også tilgjengelige i proprietære varianter, for systemer som krever høyere skalerbarhet, for eksempel servere og arbeidsstasjoner .

Funksjoner

SDRAM-moduler har sine egne tidsspesifikasjoner, som kan være tregere enn brikkene på modulen. Da 100 MHz SDRAM-brikker først dukket opp, solgte noen produsenter "100 MHz"-moduler som ikke kunne kjøre pålitelig med den klokkehastigheten. Som svar ga Intel ut PC100-standarden, som skisserer kravene og retningslinjene for å produsere en minnemodul som pålitelig kan operere ved 100 MHz. Denne standarden var svært innflytelsesrik, og begrepet "PC100" ble raskt et vanlig begrep. Felles identifikator for 100 MHz SDRAM-moduler og moduler er nå ofte betegnet som "PC"-numre (PC66, PC100 eller PC133 - selv om den nåværende betydningen av tallene har endret seg).

Latens

SDRAM-latenstiden er ikke iboende lavere (raskere) enn asynkron DRAM. Faktisk var de første SDRAM-ene noe tregere enn BEDO-DRAM-ene på grunn av den ekstra logikken. Fordelene med SDRAMs interne buffer kommer fra dens evne til å sammenflette operasjoner på tvers av flere minnebanker, og dermed øke effektiv båndbredde .

Foreldelse

Det er flere grenser for ytelsen til DRAM. Den mest kjente er lesesyklustiden, dette er tiden mellom påfølgende leseoperasjoner til en åpen kø. Denne tiden falt fra 10 ns i 100 MHz SDRAM til 5 ns i DDR-400, men har holdt seg relativt uendret gjennom generasjonene DDR2-800 og DDR3-1600. Ved å betjene grensesnittkretsene med stadig økende multipler av den grunnleggende lesehastigheten (med stadig mindre perioder), har imidlertid den oppnåelige båndbredden økt raskt.

En annen grense er CAS-latensen , tiden mellom å oppgi en kolonneadresse og mottak av tilsvarende data. Igjen, dette har holdt seg relativt konstant mellom 10 og 15 ns i de siste generasjonene av DDR SDRAM. I praksis er CAS-latens et spesifikt antall klokkesykluser programmert inn i SDRAM-modusregisteret, og tatt i betraktning av SDRAM-minnekontrolleren. En hvilken som helst verdi kan programmeres, men SDRAM vil ikke fungere ordentlig hvis den er for lav, da denne beskyttelsesverdien ikke vil dekke den faktiske latensen. Ved høyere klokkehastigheter øker CAS-latensen målt i sykluser, selv om den over tid er den samme: 10-15 ns er 2-3 sykluser av 200 MHz-klokken for DDR-400, 4-6 sykluser for DDR2-800, og 8-12 sykluser for DDR3-1600.

Historikk

1970

Selv om konseptet med synkront DRAM-minne hadde vært kjent siden minst 1970-tallet, og ble brukt med tidlige Intel-prosessorer, var det først i 1993 at SDRAM begynte sin vei mot universell aksept av elektronikkindustrien.

1993

I 1993 introduserte Samsung sin KM48SL2000 synkrone DRAM, og i 2000 hadde SDRAM erstattet praktisk talt alle andre typer DRAM i moderne datamaskiner på grunn av dens høyere ytelse.

2007

Siden 2007 er ikke 168-pinners SDRAM DIMM - er brukt i nyere PC-systemer, og 184-pinners DDR-er har stort sett blitt erstattet. DDR2 SDRAM er den vanligste typen som brukes i nyere datamaskiner, og DDR3-hovedkort og minne er allment tilgjengelig, til og med billigere enn de fortsatt populære DDR2-produktene.

Nyheter

I dag er praktisk talt all SDRAM produsert i henhold til standarder satt av JEDEC , en elektronikkindustriforening som omfavner åpne standarder for å lette interoperabiliteten av elektroniske komponenter. JEDEC tok formelt i bruk sin første SDRAM-standard i 1993, og godkjente senere flere SDRAM-standarder, inkludert DDR, DDR2, DDR3, DDR4 og DDR5.

Detaljert visning

Operasjon

Bruken av databussen er kompleks og krever en kompleks DRAM-minnekontroller, siden dataene som skal skrives til DRAM-en må presenteres i samme syklus som skrivekommandoen, men lesingen produserer en utgang 2 eller 3 sykluser senere. den tilsvarende kommandoen. DRAM-minnekontrolleren må sørge for at databussen aldri er nødvendig for å skrive og lese samtidig.

Styresignaler

Alle kommandoer er tidsbestemt i forhold til den stigende flanken til et klokkesignal. I tillegg til klokken er det 6 kontrollsignaler, for det meste aktive lav , vist på den stigende kanten av klokken:

Klokke '''CKE''' Aktiver. Når dette signalet er lavt, oppfører brikken seg som om klokken har stoppet. Kommandoer tolkes ikke og kommandoforsinkelsestider forløper ikke. Tilstanden til de andre kontrolllinjene er ikke relevant. Effekten av dette signalet er faktisk en forsinkelse på én klokkesyklus. Det vil si den gjeldende klokkesyklusutgangen som vanlig, men den neste klokkesyklusen ignoreres, bortsett fra å teste CKE-inngangen på nytt. Normal drift gjenopptas på den stigende kanten av klokken etter den hvor høye CKE-prøver er tatt.

Sagt på en annen måte, er alle mikroprosessoroperasjoner også planlagt i forhold til den stigende kanten av en maskeradeklokke. Den maskerte klokken er logikken til klokkeinngangen og tilstanden til CKE-signalet på den foregående stigende flanken til klokkeinngangen.

'''/ CS''' Chip Select. Når dette signalet er høyt, ignorerer brikken alle andre innganger (unntatt CKE), og fungerer som om en NOP-kommando mottas.
'''DQM''' skjuler dataene. (Bokstaven Q vises fordi, etter konvensjonene for digital logikk, blir datalinjene referert til som "DQ"-linjer.) Når de er høye, undertrykker disse data I/O-signaler.data blir faktisk ikke skrevet til DRAM. Når det hevdes høy to sykluser før en lesesyklus, sendes ikke lesedataene ut fra brikken. Det er én DQM-linje per 8 bits på en x16-minnebrikke eller DIMM.
'''/RAS''' rad Adresse Strobe. Til tross for navnet er ikke dette en strobe, men bare litt kommandoer. Sammen med /CAS og /WE velger dette en av 8 kommandoer.
'''/CAS''' kolonne Adresse Strobe. Til tross for navnet er ikke dette en strobe, men bare litt kommandoer. Sammen med /RAS og /WE velger dette en av 8 kommandoer.
'''/ VI''' skrivemodus. Sammen med /RAS og CAS, velger dette en av 8 kommandoer. Dette skilles generelt fra leselignende kommandoer fra skrivelignende kommandoer.

SDRAM-enheter er internt delt inn i 2 eller 4 uavhengige interne databanker. En eller to bankadresseinnganger (BA0 og BA1) velger en kommando fra hvilken bank som skal adresseres.

Mange av kommandoene bruker også en adresse presentert på inngangsadressepinnene. Noen kommandoer, som enten ikke bruker en adresse, eller viser en adressekolonne, bruker også A10 for å velge varianter. Kommandoene for å forstå er som følger.

/CS	/RAS	/CAS	/VI	BA nr.	A10	til n	kommandoer
H	x	x	x	x	x	x	Kommando gjør blokkering (ingen operasjon)
L	H	H	H	x	x	x	ingen operasjon
L	H	H	L	x	x	x	Avslutt serie: Stopp en serielesing eller skriveserie som pågår.
L	H	L	H	bank	L	kolonne	Les: Les en serie med data fra den aktive raden.
L	H	L	H	bank	H	kolonne	Les med automatisk forhåndsinnlasting: Som ovenfor, og forhåndsinnlast (lukk køen) når du er ferdig.
L	H	L	L	bank	L	kolonne	Skriv: Skriv en serie med data til den aktive raden.
L	H	L	L	bank	H	kolonne	Skriv med automatisk forhåndsinnlasting: Som ovenfor, og forhåndsinnlast (lukk køen) når du er ferdig.
L	L	H	H	bank	rad		Aktiv: åpne en Les og skriv-kommandolinje
L	L	H	L	bank	L	x	Forhåndsinnlasting: Deaktiver gjeldende rad i den valgte banken.
L	L	H	L	x	H	x	Forhåndslast alle: Deaktiver gjeldende rad med alle banker.
L	L	L	H	x	x	x	Automatisk oppdatering: Oppdater én rad fra hver bank ved hjelp av en intern teller. Alle banker må være forhåndslastet.
L	L	L	L	0 0	mote		Lastemodusregister: A0 til A9 lastes inn for å konfigurere DRAM-brikken De viktigste innstillingene er CAS-latensen (2 eller 3 sykluser) og burstlengden (1, 2, 4 eller 8 sykluser)

Slik fungerer det

En 512 MiB SDRAM DIMM kan bestå av 8 eller 9 SDRAM-brikker, hver med 512 Mibit lagringsplass, og hver bidrar med 8 bits bredde til en 64- eller 72-bits DIMM. En typisk 512 Mibit SDRAM-brikke består internt av 4 uavhengige banker på 16 MiB. Hver bank er en matrise på 8 192 linjer med 16 384 biter hver. En bank er enten inaktiv, aktiv eller bytter fra en til en annen.

En aktiv kommando aktiverer en inaktiv bank. Den tar en 2-bits bankadresse (BA0-BA1) og en 13-bits radadresse (A0-A12), og forteller hvilken rad i matrisen banken på 16 384 ampere er fornuftig. Dette er også kjent som å "åpne" raden. Denne operasjonen har bieffekten av å oppdatere den raden.

Når køen er aktivert eller "åpnet", er lese- og skrivekommandoer mulig. Hver kommando krever en kolonneadresse, men fordi hver brikke fungerer på 8 biter om gangen, er det 2048 mulige kolonneadresser, som bare trenger 11 adresselinjer (A0-A9, A11). Aktivering krever en minimumstid, kalt rad til kolonneforsinkelse, eller tRCD. Denne gangen, rundet opp til nærmeste multiplum av klokkeperioden, spesifiserer minimum antall sykluser mellom en aktiv kommando og lese- eller skrivekommandoer. Under disse forsinkelsessyklusene kan vilkårlige kommandoer sendes til andre banker, som er helt uavhengige.

Når en lesekommando utstedes, vil SDRAM produsere den tilsvarende datautgangen på DQ-linjene i tide for den stigende flanken på klokken 2 eller 3 sykluser senere (avhengig av hvilken CAS-latens som er konfigurert). Etter ordene fra eksplosjonen skjedde i tide for klokkens bakkanter steg.

En skrivekommando er ledsaget av data som også skrives til DQ-linjene på den stigende kanten. Det er minnekontrollerens plikt å sikre at SDRAM-en ikke leser data som kjører på DQ-linjene samtidig som den trenger å skrive data til stasjonen på disse linjene. Dette kan gjøres ved å vente til en leseserie ikke er i gang, avslutte leseskuren eller ved å bruke DQM-kontrolllinjen.

Når minnekontrolleren ønsker å få tilgang til en annen rad, må den først returnere den sensorforsterkerbanken til en inaktiv tilstand, klar til å registrere neste rad. Dette er kjent som å forhåndslaste en "operasjon", eller "lukke" raden. Forhåndsinnlasting kan eksplisitt bestilles, eller det kan gjøres automatisk ved avslutningen av en lese- eller skriveoperasjon. Igjen er det en minimumstid, radpreload-forsinkelsen, PRT, som må gå før banken er helt inaktiv og kan motta en annen aktiv kommando.

Selv om oppdatering av en rad er en automatisk bieffekt av å aktivere den, er det en minimumstid for at dette skal skje, noe som krever en minimum radtilgangstid tRAS, som må gå mellom en kommando som utløser åpningen av en rad, og den tilsvarende forhåndslastningskommandoen Lukk. Denne grensen overskygges vanligvis av antall lese- og skrivekommandoer til køen, så verdien har liten effekt på typisk ytelse.

Interaksjonskommando

Kommandooperasjon er ikke alltid tillatt.

Innlasting av kommandoer i registermodus krever at alle banker er inaktive, og en forsinkelse etter at endringer trer i kraft.

Automatisk oppdateringskommandoen krever også at alle banker er inaktive, og det tar én tRFC- oppdateringssyklustid å returnere brikken til inaktiv tilstand. (Denne tiden er generelt lik tRCD + PRT.)

Den eneste andre kommandoen som er tillatt i en inaktiv bank er den aktive kommandoen. Dette tar, som nevnt ovenfor, tRCD før køen er helt åpen, og kan godta lese- og skrivekommandoer.

Når en bank er åpen, er det fire kommandoer tillatt: les, skriv, stopp sprett og forhåndsinnlasting. Lese- og skrivekommandoer starter serier, som kan avbrytes av følgende kommandoer.

Avbruddet av en poplesing

En lese-, serieavslutnings- eller forhåndsladingskommando kan utstedes når som helst etter en lesekommando, og leseskuren avsluttes etter den konfigurerte CAS-latenstiden. Så hvis en lesekommando gis i syklus 0, en annen lesekommando gis i syklus 2, og CAS-latensen er 3, så vil lesekommandoen først starte databrudd under syklus 3 og 4, deretter resultatene av den andre lesekommandoen vises fra og med syklus 5.

Hvis kommandoen som ble gitt i syklus 2 ble avsluttet, eller en aktiv bankforskuddsavgift, genereres ingen utgang under syklus 5.

Selv om leseavbruddet kan være til en hvilken som helst aktiv bank, vil en forhåndsladingskommando bare avbryte leseskuren hvis den ønsker samme bank eller alle banker, en forhåndsladingskommando til en annen bank vil ikke avbryte en leseserie.

Å avbryte en leseserie med en skrivekommando er mulig, men vanskeligere. Det kan gjøres hvis DQM-signalet brukes til å undertrykke utdata fra SDRAM slik at minnekontrolleren kan kjøre data over DQ-linjene til SDRAM i tide for skriveoperasjonen. Fordi effekten av DQM på lesing av data er forsinket med 2 sykluser, men effekten av DQM på skriving av data er umiddelbar, må DQM økes (for å skjule data som leses), og starter minst to sykluser før du skriver kommandoer, men bør forkortes til syklusen til skrivekommandoen (forutsatt at du vil at skrivekommandoen skal ha en effekt).

Å gjøre dette på bare to klokkesykluser krever nøye koordinering mellom tiden SDRAM tar å slå av utgangen på en klokkekant og tiden dataene må tilføres som input til SDRAM for skriving på kanten av klokken. . Hvis klokkefrekvensen er for høy til å tillate nok tid, kan det være nødvendig med tre sykluser.

Hvis lesekommandoen inkluderer automatisk forhåndslading, starter forhåndsladingen den samme syklusen som avbruddskommandoen.

Avbryte et serieskript

Enhver lese-, skrive- eller blast kill-kommando, for enhver bank, en write blast kill umiddelbart, dataene som oppgis på DQ-linjene når den andre kommandoen utstedes, brukes bare hvis den andre kommandoen også er en skriving.

Det er mulig å avslutte en burst-skriving med en preload-kommando (for samme bank), men det er også vanskeligere. Det er en minimum skrivetid, TWR, som må gå mellom siste skriveoperasjon til en bank (den siste umaskerte syklusen av en pauseskriving) og en neste forhåndsladingskommando, så øyeblikkelig skriving kan bare løses med en forhåndsladingskommando hvis nok sykluser er maskert tilbake (med DQM) for å kompensere for nødvendig TWR. En skrive-med-automatisk forhåndsladingskommando inkluderer denne forsinkelsen automatisk.

Avbryter en automatisk forhåndsinnlastingskommando

Håndtering av lese- og skriveavbrudd med SDRAM auto-preload er en valgfri funksjon, men mange støtter det. Hvis dette brukes, starter forhåndsladingen (etter en lesing) eller TWR-ventingen etterfulgt av forhåndsladingen (etter en skriveoperasjon) den samme syklusen som avbruddskommandoen.

SDRAM burst-rekkefølge

En moderne mikroprosessor med en generell tilgangsminnebuffer , i enheter med hurtigbufferlinjer . For å overføre en 64-byte hurtigbufferlinje kreves det 8 påfølgende tilganger til en 64-biters DIMM, som kan utløses av en enkelt lese- eller skrivekommando ved å konfigurere SDRAM-brikkene, ved hjelp av modusregisteret, til å utføre 8-ords bursts.

En cache-linjehenting utløses vanligvis av en lesing av en bestemt adresse, og SDRAM lar det "kritiske" ordet i cache-linjen overføres først. ("Word" refererer her til bredden på brikken eller SDRAM DIMM, som er 64 biter for en typisk DIMM.) SDRAM-brikker støtter to mulige konvensjoner for rekkefølgen av ord som er igjen i hurtigbufferlinjen.

Bursts har alltid tilgang til en justert blokk med påfølgende BL-ord som starter på et multiplum av BL. Så for eksempel vil en 4-ords serietilgang til en hvilken som helst kolonneadresse 4-7 returnere ordene 4-7. Rekkefølgen avhenger imidlertid av adressen som kreves, og muligheten for å konfigurere pausetypen: sekvensiell eller interleaved. Vanligvis krever en minnekontroller det ene eller det andre.

Når burstlengden er 1 eller 2, spiller typen av burst ingen rolle. For en serielengde på 1 er ordet som er det eneste ordet som har tilgang. For en serielengde på 2 blir ordet aksessert først, og det andre ordet i den justerte blokken aksesseres som andre. Dette er det neste ordet hvis en partallsadresse er spesifisert, og det forrige ordet hvis det er angitt en oddetallsadresse.

For sekvensiell burst-modus blir senere ord aksessert i økende rekkefølge i adresse, satt tilbake til starten av blokken som nås på slutten. Så, for eksempel, for en serielengde på 4, og en forespurt kolonneadresse på 5, kan ordene nås i rekkefølgen 5-6-7-4. Hvis serielengden var 8, ville tilgangsrekkefølgen vært 5-6-7-0-1-2-3-4. Dette gjøres ved å legge til en teller til kolonneadressen, og ignorere den går utover lengden på burst.

Interleaved burst-modus beregner adressen ved å bruke en eksklusiv eller samarbeidende mellom telleren og adressen. Ved å bruke samme startadresse på 5, ville en 4-ords serie returnere ord i rekkefølgen 5-4-7-6. En 8-ords serie vil være 5-4-7-6-1-0-3-2. Selv om det er mer forvirrende for mennesker, kan dette være lettere å implementere i maskinvare, og foretrekkes av Intels mikroprosessorer .

Hvis den forespurte kolonneadressen er i starten av en blokk, returnerer begge seriemodusene dataene i samme rekkefølge 0-1-2-3-4-5-6-7. Den eneste forskjellen som betyr noe er om du skal hente en hurtigbufferlinje fra minnet i kritisk ordrekkefølge først.

Opptaksmodus

Enkeltdata SDRAM har en hastighet på 10 sider til en programmerbar registermodusbit. Senere legger SDRAM-standarder for dobbel datahastighet til ytterligere modusregistre, rettet til å bruke adressebankpinnene. For SDRAM SDR ignoreres bankadressepinnene og adresselinjene A10 og over, men må være null under et skrivemodusregister.

Bits er M9 til M0, presentert av A9 til A0 adresselinjer under en modusregister lastesyklus.

M9: Skriveseriemodus. Hvis 0, skriv bruk burstlengde og lesemodus. Hvis 1, er alle skrivinger ikke-burst (enkelt sted).
M8, M7: driftsmodus. Reservert, og må være 00.
M6, M5, M4: CAS-latens. Generelt er bare 010 (CL2) og 011 (CL3) lovlige. Angir antall sykluser mellom en lesekommando og datautgang fra brikken. Brikken har en grunnleggende grense på denne verdien i nanosekunder, under initialisering må minnekontrolleren bruke sin kunnskap om klokkehastigheten for å oversette den grensen til sykluser.
M3: Burst type. 0 - sekvensielle burst-forespørsler, mens 1 interleaved burst-forespørsler.
M2, M1, M0: sprengningslengde. Verdier på 000, 001, 010 og 011 spesifiserer en seriestørrelse på henholdsvis 1, 2, 4 eller 8 ord. Hver lesing (og skriving, hvis M9 er 0) vil utføre så mange tilganger, med mindre den blir avbrutt av et popstop eller en annen kommando. En verdi på 111 spesifiserer en full radserie. Eksplosjonen vil fortsette til de blir avbrutt. Bursts i hele rader er kun tillatt med sekvensiell serie.

Automatisk oppdatering

Det er mulig å laste inn en RAM-minnebrikke ved å åpne og lukke (aktivering og forhåndsinnlasting) hver rad i hver bank. Men for å forenkle minnekontrolleren støtter SDRAM-brikker en "auto-update"-kommando, som utfører disse operasjonene på en rad i hver bank samtidig. SDRAM har også en intern teller, som itererer over så mange registre som mulig. Minnekontrolleren trenger ganske enkelt å sende et tilstrekkelig antall automatiske oppdateringskommandoer (én per rad, 4096 i eksemplet vi har brukt) hvert oppdateringsintervall (TREF = 64 ms er en vanlig verdi). Alle banker må være inaktive (lukket, forhåndsinnlastet) når denne kommandoen utstedes.

Lavstrømsmoduser

Som nevnt kan klokkeaktiveringsinngangen (CKE) brukes effektivt til å stoppe klokken til en SDRAM. CKE-inngangen vises hver stigende flanke av klokken, og hvis den er lav, ignoreres den neste stigende flanken av klokken for andre formål enn CKE-kontroll.

Hvis CKE senkes mens SDRAM utfører operasjoner, "fryser" den ganske enkelt på plass til CKE heves igjen.

Hvis SDRAM-en er inaktiv (alle banker er forhåndsladet, ingen kommando pågår), når CKE blir lav, går SDRAM-en automatisk inn i avstengingsmodus, og bruker minimalt med strøm til CKE heves igjen. Dette bør ikke vare lenger enn TREFs maksimale oppdateringsintervall, ellers kan innholdsminne lekke. Det er lovlig å stoppe klokken helt i løpet av denne tiden for ytterligere strømsparing.

Til slutt, hvis CKE senkes samtidig som en selvoppdateringskommando sendes til SDRAM, går SDRAM inn i selvoppdateringsmodus. Dette er som å slå av, men SDRAM bruker en intern timer på brikken for å generere oppdateringssykluser når det er nødvendig. Klokken kan stoppes i løpet av denne tiden. Mens automatisk oppdateringsmodus forbruker litt mer enn avslåingsmodus, lar den minnekontrolleren deaktiveres helt, noe som vanligvis mer enn veier opp for forskjellen.

Feilhendelser

I tillegg til DDR var det flere andre minneteknologier som ble foreslått for å etterfølge SDR SDRAM.

Synchronous link DRAM (SLDRAM)

SLDRAM skrøt av høyere ytelse og konkurrerte mot RDRAM . Den ble utviklet i løpet av 1990-tallet av SLDRAM Consortium, som besto av omtrent 20 store produsenter i dataindustrien. Det er en åpen standard og krever ingen lisenser. Spesifikasjonene for 64-bits bussanrop kjører med en klokkefrekvens på 200 MHz. Dette oppnås ved at alle signalene er på samme linje og dermed unngår tidssynkronisering av flere linjer. I likhet med DDR SDRAM kan SLDRAM operere med dobbelt så høy hastighet som systemklokken, noe som gir den en effektiv hastighet på 400 MHz.

Virtual Channel Memory (VCM) SDRAM

VCM var en proprietær type SDRAM som ble designet av NEC , men ble utgitt som en åpen standard, uten lisensieringsrettigheter. VCM skaper en tilstand der ulike prosesser i systemet kan allokere sin egen virtuelle kanal, og øker dermed den totale effektiviteten til systemet ved å unngå behovet for prosesser for å dele bufferplass. Dette oppnås ved å lage separate "blokker" med minne, slik at hver enkelt minneblokk kan kommunisere separat med minnekontrolleren og ha sin egen bufferplass. VCM har høyere ytelse enn SDRAM fordi den har betydelig lavere ventetider. Teknologien er en potensiell konkurrent til RDRAM fordi VCM ikke var så dyrt som RDRAM var. En VCM-modul er mekanisk og elektrisk kompatibel med standard SDRAM, men må gjenkjennes av minnekontrolleren . Få plater ble produsert med støtte fra VCM.

SDRAM generasjoner

SDR SDRAM ( Single Data Rate SDRAM eller enkel datarate SDRAM)

SDR SDRAM ( fra akronymet på engelsk Single Data Rate Synchronous Dynamic R andom- Access Memory ) er en type RAM - minne fra SDRAM -familien og har 168 kontakter .

DDR SDRAM ( dobbel datahastighet SDRAM eller dobbel datahastighet SDRAM)

Mens DRAM-tilgangsforsinkelse er grunnleggende begrenset av selve DRAM-arrayen, har systemet svært høy potensiell båndbredde fordi hver intern lesing faktisk er en rad med tusenvis av biter (ikke et eneste 8-bits ord). For å gjøre denne båndbredden mer tilgjengelig for brukere, ble grensesnittet med dobbel datahastighet utviklet. Dette systemet bruker de samme kommandoene, godtatt en gang per syklus, men leser eller skriver to påfølgende dataord per klokkesyklus. Noen mindre endringer ble lagt til SDR-tidsgrensesnittet, og forsyningsspenningen ble senket fra 3,3 til 2,5V, så DDR er ikke bakoverkompatibel med SDR.

Typiske DDR-klokkefrekvenser er 133, 166 og 200 MHz (henholdsvis 7,5, 6 og 5 ns/syklus), ofte referert til som DDR-266, DDR-333 og DDR-400 (siden datahastigheten er det dobbelte av frekvensen ). De tilsvarende 184-pinners DIMM-pakkene er kjent som PC-2100, PC-2700 og PC-3200. Ytelse på opptil DDR-550 (PC-4400) er tilgjengelig for en pris.

DDR2 SDRAM ( dobbel datahastighet type to SDRAM eller dobbel datahastighet type to SDRAM)

DDR2 SDRAM er veldig lik DDR SDRAM, men dobler igjen minimum intern lese- eller skriveenhet til 4 påfølgende ord. Dette gjør at busshastigheten kan dobles igjen uten behov for å øke den interne klokkefrekvensen for RAM-operasjoner. På den annen side utføres interne operasjoner på enheter 4 ganger større enn en enkel SDRAM (2 mer enn DDR). Imidlertid er grensesnittet med bussen fortsatt to ord per klokkesyklus (det er derfor det fortsatt er Double Data Ratio), så den interne frekvensen til minnet er halvparten av bussens, så disse 4 ordene er til stede i to påfølgende par på buss. Bussprotokollen er også forenklet for å tillate høyere gjennomstrømningsdrift. En ekstra minnebankvalgpinne (Ba2) ble også lagt til for å tillate 8 banker på store RAM-brikker.

Typiske DDR2-bussfrekvenser er 200, 266, 333 eller 400 MHz (perioder på henholdsvis 5, 3,75, 3 og 2,5 ns), ofte referert til som DDR2-400, DDR2-533, DDR2-667 og DDR2 -800. De tilsvarende 240-pinners DIMM-pakkene er PC2-3200 til PC2-6400. DDR2 SDRAM er for tiden tilgjengelig med en klokkehastighet på opptil 533 MHz, vanligvis kalt DDR2-1066, og de tilsvarende DIMM-ene er kjent som PC2-8500 (også PC2-8600, avhengig av produsenten). Ytelse på opptil DDR2-1250 (PC2-10000) er tilgjengelig for en pris.

Merk at siden de interne operasjonene utføres på halvparten av klokkefrekvensen, har samme datahastighet en høyere latens enn i DDR. For eksempel har DDR2-400-minne (100 MHz intern klokkehastighet) en noe høyere latenstid enn DDR-400-moduler (200 MHz intern klokkehastighet).

DDR3 SDRAM ( dobbel datahastighet type tre SDRAM eller dobbel datahastighet SDRAM type tre)

DDR3 fortsetter trenden, og dobler minimum lesing eller skriving til stasjonen til 8 påfølgende ord. Dette tillater en ny dobling av busshastigheten uten å måtte endre klokkehastigheten til interne operasjoner. For å opprettholde overføringer på 800-1600 Mb/s, må den interne RAM-matrisen kun utføre 100-200 millioner tilganger per sekund.

Som med alle generasjoner av DDR, er kommandoer begrenset til én klokkesyklus, og ventetiden økes ytterligere ved å måtte konvertere en 8-ords lesning til 4 par for utgang til bussen.

DDR3-minnebrikker er for tiden (fra og med 2012 ) de vanligste i nye datamaskiner, med bussfrekvenser på 400, 533, 667 og 800 MHz, som heter DDR3-800, DDR3-1066, DDR3-1333 og DDR3-1600 henholdsvis, og er montert på henholdsvis PC3-6400, PC3-8500, PC3-10600 og PC3-12800 moduler. Priser opptil DDR3-2000 er tilgjengelige for en bestemt pris.

DDR3-er har 246 pinner akkurat som DDR2-er.

DDR4 SDRAM ( Dobbel datahastighet type fire SDRAM eller dobbel datahastighet SDRAM type fire)

DDR4 er etterfølgeren til DDR3, avslørt på Intels utviklingsforum i 2008, og lanseringen er nært forestående i 2012. DDR4 forventes å nå massemarkedet rundt 2015, noe som kan sammenlignes med de fem årene det tok å gå over fra DDR2. til DDR3.

De nye brikkene forventes å ha en strømforsyning på 1,2 V eller mindre, [ 2 ] [ 3 ] kontra DDR3s 1,5 V, og datahastigheter på opptil 2 GB/s. I utgangspunktet forventet å ha bussfrekvenser på 2133 MHz, men med estimert potensial til å gå så høyt som 4266 MHz [ 4 ] og ned til 1,05 V [ 5 ] i 2013.

I motsetning til tidligere utvikling vil ikke DDR4 øke bredden på avlesningene, som vil forbli 8 byte som i DDR3, [ 6 ] men vil interleve avlesninger i forskjellige banker for å oppnå de ønskede busshastighetene.

I februar 2009 validerte Samsung 40nm DRAM-brikker , ansett som et betydelig skritt mot DDR4-utvikling, [ 7 ] mens nåværende brikker begynner å migrere til 50nm. [ 8 ] I januar 2011 kunngjorde Samsung ferdigstillelse og utgivelse for testing av en 2 GiB 30nm DDR4 RAM-modul, med en maksimal båndbredde på 2,13 Gbit/s ved 1,2 V, og ved bruk av pseudoteknologi. - åpent avløp som bruker 40 % mindre enn en tilsvarende DDR3-modul. [ 9 ] [ 10 ]

DDR4 SDRAM-minnemoduler har totalt 288 DIMM-pinner.

Funksjonstabell

Fyr	Karakteristisk
SDR	V dc = 3,3 V Signal: LVTTL
RDD	Minimum tilgang: 2 ord V dc = 2,5 V Signal: SSTL_2 (2,5 V) [ 11 ]
DDR2	Minimum tilgang: 4 ord V dc = 1,8 V Signal: SSTL_18 (1,8 V) [ 11 ] Intern klokke
DDR3	Minimum tilgang: 8 ord V dc = 1,5 V Signal: SSTL_15 (1,5 V) [ 11 ] Intern klokke
DDR4	Minimum tilgang: 16 ord [ 6 ] V likestrøm ≤ 1,2 V Signal: POD12 (1,2 V) [ 12 ] [ 13 ] [ 14 ] [ 15 ]

Referanser

↑ "DRAM-historien" (PDF ) . http://www.ieee.org/ . Arkivert fra originalen 29. juni 2011.
^ "Gleder meg til DDR4" . Arkivert fra originalen 2. april 2009 . Hentet 3. oktober 2012 .
↑ DDR3-etterfølger
^ "Neste generasjons DDR4-minne for å nå 4,266 GHz - Rapport" . xbitlabs.com. 16. august 2010. Arkivert fra originalen 19. desember 2010 . Hentet 3. januar 2011 .
^ "IDF: DDR4-minne målrettet for 2012" (på tysk) . hardware-infos.com. Arkivert fra originalen 13. juli 2009 . Hentet 16. juni 2009 . engelsk oversettelse
^ a b "JEDEC kunngjør nøkkelattributter for kommende DDR4-standard" . JEDEC . 22. august 2011 . Hentet 6. januar 2011 .
↑ Gruener, Wolfgang (4. februar 2009). "Samsung tipser om DDR4 med første validerte 40nm DRAM" . tgdaily.com. Arkivert fra originalen 24. mai 2009 . Hentet 16. juni 2009 .
↑ Jansen, Ng (20. januar 2009). "DDR3 vil være billigere, raskere i 2009" . dailytech.com. Arkivert fra originalen 22. juni 2009 . Hentet 17. juni 2009 .
^ "Samsung utvikler industriens første DDR4 DRAM, ved hjelp av 30nm klasseteknologi" . Samsung. 4. januar 2011 . Hentet 13. mars 2011 .
↑ http://www.techspot.com/news/41818-samsung-develops-ddr4-memory-up-to-40-more-efficient.html
^ a b c "EDA DesignLine, 12. januar 2007, The Outlook for DRAMs in consumer electronics" . 100622 agesignline.com
^ "Jedec leser DDR4-minnespesifikasjoner " . eetimes.com . Hentet 5. mars 2016 .
^ "Hvorfor migrere til DDR4?" (på engelsk) . eetimes.com . Hentet 5. mars 2016 .
^ "DDR4 Advantages" (på engelsk) . godkjentmemory.com . Hentet 5. mars 2016 .
↑ "Hva er DDR4-minne?" (på engelsk) . simtester.com . Hentet 5. mars 2016 .

Eksterne lenker

Wikimedia Commons er vert for en mediekategori på SDRAM .